Questões de Engenharia de Telecomunicações do ano 2012

#Questão 408324 - Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

#Questão 408325 - Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

#Questão 408327 - Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

#Questão 408329 - Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Tendo em vista o fluxo de implementação de um projeto digital de um Circuito Integrado de Aplicação Específica (ASIC – “Application Specific Integrated Circuit”), pode-se afirmar que o processo de “Floorplanning”

A) prepara a região do chip que será utilizada para implementar os módulos do projeto.

B) verifica os requisitos de desempenho de todos os sinais do circuito com relação ao tempo de propagação entre os módulos.

C) realiza a distribuição dos blocos de um circuito ao longo do chip, definindo a localização dos pinos de entrada e saída e de alimentação.

D) define o tipo de recobrimento utilizado na estrutura do chip.

E) planeja a distribuição de consumo ao longo da superfície do chip, buscando a uniformização na distribuição de potência.

#Questão 408331 - Engenharia de Telecomunicações, Eletrônica analógica e digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Ao se definir em um projeto de um Circuito Integrado de Aplicação Específica (ASIC – “Application Specific Integrated Circuit”) as interconexões dos sinais de relógio (clock), um dos problemas a ser resolvido é o chamado “clock skew”. Dentro desse contexto, analise as asserções a seguir e assinale a opção correta:

I - O “clock skew” ocorre devido à diferença de tamanho dos percursos que o sinal de clock percorre antes de alimentar as células lógicas de um circuito.

II - Na realização das interconexões do sinal de clock de um projeto de um ASIC, podem ser inseridos buffers especiais controlando o atraso inserido em cada linha da árvore de clock.

A) As duas asserções são verdadeiras, e a segunda é uma solução correta para o problema apresentado na primeira.

B) As duas asserções são verdadeiras, mas a segunda não é uma solução correta para o problema apresentado na primeira.

C) A primeira asserção é uma proposição verdadeira, e a segunda é uma proposição falsa.

D) A primeira asserção é uma proposição falsa, e a segunda é uma proposição verdadeira.

E) Tanto a primeira como a segunda asserções são falsas.

Questões de Engenharia de Telecomunicações do ano 2012

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