Questões de Engenharia Elétrica da FUNRIO

#Questão 408250 - Engenharia Elétrica, Circuitos, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

#Questão 408252 - Engenharia Elétrica, Eletrônica Analógica, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Considere um estágio de saída de potência com ganho unitário, tensão do sinal de saída V_S = 5 V e nível médio de ruído na saída V_n = 0,5 V. Suponha que esse estágio de potência seja precedido por um estágio para pequenos sinais com ganho de 100 e que seja aplicada uma malha de realimentação com fator β unitário. Caso V_S e V_npermaneçam inalterados com a realimentação, verificar-se-á que a variação na relação sinal-ruído da tensão de saída do estágio de potência será de

A) 0 dB.

B) 30 dB.

C) 10 dB.

D) 60 dB.

E) 40 dB.

#Questão 408254 - Engenharia Elétrica, Eletrônica Analógica, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Seja um estágio de saída classe B que fornece 40,5 W para uma carga de 9 Ω. Sabe-se que a tensão provida pela fonte de alimentação possui valor igual à tensão de pico de saída a fim de evitar a saturação dos transistores do circuito. Pode-se afirmar que o rendimento da conversão de potência e a potência máxima dissipada em cada transistor para operação segura são, respectivamente, iguais a (utilize π = 3 nos cálculos)

A) 50% e 30 W.

B) 25% e 60 W.

C) 75% e 9 W.

D) 65% e 27 W.

E) 80% e 20 W.

#Questão 408262 - Engenharia Elétrica, Eletrônica Analógica, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Considere a operação do software Virtuoso Schematic Composer a partir da visualização de uma célula padrão de alto nível. Para se visualizarem os níveis mais baixos da hierarquia do esquemático, o usuário deve selecionar as opções:

A) “Display – Hierarchy – Descend Read”, clicar na célula padrão, em seguida, na guia “Descend” que se abrirá, no campo “View Name”, selecionar “schematic symbol” e finalmente clicar no botão “OK”.

B) “Check – Hierarchy – Descend Read”, clicar na célula padrão, em seguida, na guia “Descend” que se abrirá, no campo “Instance”, selecionar “schematic” e finalmente clicar no botão “OK”.

C) “View – Hierarchy – Descend Read”, clicar na célula padrão, em seguida, na guia “Descend” que se abrirá, no campo “Instance”, selecionar “schematic symbol” e finalmente clicar no botão “OK”.

D) “Design – Hierarchy – Descend Read”, clicar na célula padrão, em seguida, na guia “Descend” que se abrirá, no campo “Instance”, selecionar “schematic symbol” e finalmente clicar no botão “OK”.

E) “Design – Hierarchy – Descend Read”, clicar na célula padrão, em seguida, na guia “Descend” que se abrirá, no campo “View Name”, selecionar “schematic” e finalmente clicar no botão “OK”.

#Questão 408264 - Engenharia Elétrica, Eletrônica Analógica, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Considere a operação do software Virtuoso Layout Editor a partir da tela de edição de layouts propriamente dita. Deseja-se iniciar o desenho do layout de um inversor CMOS (Metal-Óxido-Semicondutor Complementar) pelo desenho de um transistor PMOS. Para tal, o usuário deve acessar a opção “Create” do menu, na qual estão disponíveis algumas opções, EXCETO:

A) “Rectangle”.

B) “Path”.

C) “Instance”.

D) “Stretch”.

E) “Pin”.

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