Questões sobre Eletrônica Digital

#Questão 413985 - Engenharia Elétrica, Eletrônica Digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

No contexto de teste funcional e estrutural de um sistema afirma-se o que segue. I. O teste funcional sempre pode ser executado e é a de forma de teste que proporciona a maior cobertura de falhas em menor tempo de execução. II. O teste estrutural é destinado somente para o teste de sistemas que tenham falhado no teste funcional e necessita-se localizar o que causou a falha funcional. III. Para a elaboração de um teste estrutural são necessários o netlist das portas lógicas que implementa o circuito sob teste e o modelo das falhas que deseja-se testar. Tendo em vistas as afirmações de I a III acima, temos que:

A) Apenas a afirmação I está correta.

B) Apenas a afirmação II está correta.

C) Apenas a afirmação III está correta.

D) Apenas as afirmações II e III estão corretas.

E) Todas as afirmações estão corretas.

#Questão 413988 - Engenharia Elétrica, Eletrônica Digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

Dada uma memória embarcada em um sistemas em chip (SoC) organizada em 2¹⁰ palavras de 08 bits cada. Quantos ciclos, no mínimo, de leitura e escrita são necessários para detectar a presença de falhas de transição em alguma posição.

A) 3 ciclos de escrita e 2 ciclos de leitura por posição de memória.

B) 3 ciclos de escrita e 3 ciclos de leitura por posição de memória.

C) 2 ciclos de escrita e 3 ciclos de leitura por posição de memória.

D) 2 ciclos de escrita e 2 ciclos de leitura por posição de memória.

E) 4 ciclos de escrita e 3 ciclos de leitura por posição de memória.

#Questão 413991 - Engenharia Elétrica, Eletrônica Digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

#Questão 413996 - Engenharia Elétrica, Eletrônica Digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

No contexto do fluxo de projeto de um circuito integrado afirma-se o que segue.

I. O resultado da síntese lógica de um sistema digital é um netlist de portas lógicas que implementa a funcionalidade modelada em HDL.

II. O emprego de linguagem HLD Verilog para modelamento de um sistema nos dá um nível de abstração dos detalhes relativos à sua implementação física.

III. Tendo o projeto passado pela análise estática de temporização (STA – static timing analysis ) e pela checagem de equivalência lógica (LEC – logic equivalence checking) durante a síntese lógica não há necessidade de repetir estes passos novamente após o leiaute.

A) Apenas I é verdadeira.

B) Apenas II é verdadeira.

C) Apenas I e II são verdadeiras.

D) Apenas I e III são verdadeira.

E) I, II e III são verdadeiras.

#Questão 413998 - Engenharia Elétrica, Eletrônica Digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

A etapa de síntese da malha de distribuição de relógio (CTS – clock tree synthesis) de um sistema digital deve ser feita:

A) Durante a síntese lógica.

B) Durante a simulação lógica.

C) Durante o STA (static timing analysis).

D) Após a disposição dos blocos no leiaute (placement).

E) No momento da definição da arquitetura do sistema.

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