Questões de Engenharia Elétrica do ano 2012

#Questão 413994 - Engenharia Elétrica, Eletrônica Analógica, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

No projeto de um sistema em chip (SoC), é empregado um grande número de núcleos e blocos de propriedade intelectual. Uma estratégia para lidar com a testabilidade deste tipo de sistema é:

A) Reprojetar os núcleos para unificar as interfaces de teste.

B) Utilizar o conceito de ‘wrapper’ para unificar a interface de teste externa aos núcleos de forma a criar um test access mechanism (TAM) a cada bloco hierárquico a ser testado.

C) Colocar pontos de teste para possibilitar o acesso aos núcleos utilizados.

D) Trazer para um conjunto de pinos externos a interface de teste de cada núcleo.

E) Não existe estratégia para testar este tipo de sistema.

#Questão 413996 - Engenharia Elétrica, Eletrônica Digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

No contexto do fluxo de projeto de um circuito integrado afirma-se o que segue.

I. O resultado da síntese lógica de um sistema digital é um netlist de portas lógicas que implementa a funcionalidade modelada em HDL.

II. O emprego de linguagem HLD Verilog para modelamento de um sistema nos dá um nível de abstração dos detalhes relativos à sua implementação física.

III. Tendo o projeto passado pela análise estática de temporização (STA – static timing analysis ) e pela checagem de equivalência lógica (LEC – logic equivalence checking) durante a síntese lógica não há necessidade de repetir estes passos novamente após o leiaute.

A) Apenas I é verdadeira.

B) Apenas II é verdadeira.

C) Apenas I e II são verdadeiras.

D) Apenas I e III são verdadeira.

E) I, II e III são verdadeiras.

#Questão 413998 - Engenharia Elétrica, Eletrônica Digital, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

A etapa de síntese da malha de distribuição de relógio (CTS – clock tree synthesis) de um sistema digital deve ser feita:

A) Durante a síntese lógica.

B) Durante a simulação lógica.

C) Durante o STA (static timing analysis).

D) Após a disposição dos blocos no leiaute (placement).

E) No momento da definição da arquitetura do sistema.

#Questão 414000 - Engenharia Elétrica, Eletrônica Analógica, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

No contexto da implementação física de um circuito integrado afirma-se o que segue. I. O efeito de eletromigração (EM) é decorrente da alta densidade de corrente e alternância de temperatura nas linhas de interconexão sendo uma das causas de ruptura ou falha mecânica das mesmas. II. O emprego de bibliotecas de células com múltiplos Vt (tensões de limiar dos transistores) objetiva a redução da corrente de fuga (leakage) em geometrias com canal mais curto. III. Efeitos de interferência entre trilhas de roteamento têm impacto no incremento do atraso na linha afetado degradando a integridade do sinal.

A) Apenas I é verdadeira.

B) Apenas II é verdadeira.

C) Apenas I e II verdadeiras.

D) Apenas I e III verdadeira.

E) I, II e III são verdadeiras.

#Questão 414002 - Engenharia Elétrica, Conceitos Básicos, FUNRIO, 2012, Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC, Analista Administrativo

O teste de um sistema com 4 entradas necessita um conjunto de vetores de testes conforme mostrados abaixo.

T0 = 0X01

T1 = 1XX1

T2 = X001

T3 = X111

Usando o conceito de compactação dos vetores de teste acima, qual a menor sequência de vetores que surtiria o mesmo efeito na presença de falhas simples?

A) Aplicação dos vetores 0001 e 1001.

B) Aplicação dos vetores 0001, 1001 e 1111.

C) Aplicação dos vetores 1101 e 1011.

D) Aplicação dos vetores 0001 e 1111.

E) Não é possível compactar.

Questões de Engenharia Elétrica do ano 2012

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