Dado o seguinte trecho de código em System Verilog. ......

Dado o seguinte trecho de código em System Verilog.

...

rand bit [3:0] Instr;

rand bit [3:0] ALU_OP;

constraint todos_os_valores {

(Instr != 4’d0) -> (ALU_OP == 4’d0);

}

Qual a probabilidade de se ter Instr == 4’d1 e ALU_OP == 4’d0?

A) 1/16

B) 1/31

C) 1/256

D) 1/128

E) 0

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