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Dado o seguinte pedaço de código em SystemVerilog. ......
#Questão 408360
-
Engenharia de Telecomunicações
,
Eletrônica analógica e digital
,
FUNRIO
,
2012
,
Centro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC
, Analista Administrativo
Dado o seguinte pedaço de código em SystemVerilog.
... rand logic [15:0] x,y,z; constraint todos_os_valores { x < z; y == x; z < 500; y > 490; } Quantas soluções diferentes o resolvedor de restrições do simulador irá gerar?
A) 36
B) 42
C) 15
D) 53
E) 24
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